背景と動機 CUDAカーネルの高性能化には、スレッドブロックの設計、メモリ階層の配置、メモリアクセスのパターン選択といった低レベルの最適化知識が深く関与します。これらは経験と継続的な検証を通じてのみ習熟できる領域であり、最適化作業は開発工数を大きく押し上げがちです。近年、LLMを活用したコード生成が現場の生産性を高めるポテンシャルを示す一方で、カーネルの高信頼性と高性能を同時に確保するには、設計を段階的に検証できる枠組みが不可欠です。 Kernel Forgeは、この課題に対して高レベルの機能記述から出発し、段階的に実装可能な仕様へ翻訳するパイプラインを提案します。初期段階では抽象度を保ちつつ、探索と評価のフェーズを連携させることで、誤りを早期に検出し、性能改善の根拠を蓄積します。こうしたアプローチは、単なるコード自動生成に留まらず、設計思想の検証可能性と再現性を高め、長期的な開発効率の向上につながります。 結果として、専門知識の深さに依存しすぎず、適切な指針と自動化された評価サイクルを組み合わせることで、手作業に頼る従来の最適化プロセスを補完・加速します。 アーキテクチャの