CXLメモリプーリング入門——AIデータセンターの「メモリの壁」をどう壊すのか

はじめに——AIデータセンターがぶつかる「メモリの壁」とは何か

生成AIの爆発的な普及から数年が経ち、データセンターの設計者たちが頭を悩ませているのは、計算能力ではなく「メモリ」です。GPUやアクセラレータの性能が向上すればするほど、その手前に立ちはだかる「メモリの壁」が際立ってきています。

二つの限界——HBMは高価、DDR5は容量頭打ち

この壁は、主に二つの制約から成り立っています。

1つ目は、HBM（High Bandwidth Memory）の容量とコストの限界です。 LLM推論では、コンテキスト長が100万トークンを超えるような長文処理で、KVキャッシュ（Key-Value Cache、推論の途中結果を保持するメモリ領域）が数十〜数百GBに肥大化します。ところがHBMは1スタックあたり36GB（HBM3E）〜64GB（HBM4）と容量が限られ、GB単価も$40〜80程度と非常に高価です。

具体的な試算で見てみましょう。NVIDIA B200はHBMを192GB搭載していますが、Llama 3 70Bのモデル重みだけで約140GBを消費します。残りの容量で巨大なKVキャッシュを賄うには明らかに不足しており、これが長コンテキスト処理のボトルネックとなります。

2つ目は、DDR5 DIMMのスロット数による容量の頭打ちです。 汎用サーバーのマザーボードが持つDIMMスロットは通常4〜8本。DDR5はGB単価$5〜10と安価なものの、物理的なスロット数の制約から1サーバーあたりの拡張余地は限られています。

この壁を壊す「第3の選択肢」——CXL

この二つの間に新たな選択肢を示すのが、CXL（Compute Express Link）によるメモリプーリング／メモリ拡張です。CXLを使うと、サーバーから独立した大容量メモリプールを構築し、必要なサーバーに必要な分だけ動的に割り当てられます。

この記事でわかること：

• CXLの基礎——Type 1/2/3デバイスと3つのプロトコル、世代（1.0→4.0）比較
• メモリプーリングの仕組み——スイッチングとファブリックを図解
• DDR5・HBM・CXLの比較——どの層に何を置くべきか
• 実践・導入ステップと、2026年以降のロードマップ、FAQ

インフラやAIシステムに興味のあるエンジニアを対象に、初心者にもわかるよう図解・比較表を交えて解説します。

出典

• semi-connect.net「CXLメモリ完全解説2026──仕組み・HBM/DDR5との役割分担」: https://semi-connect.net/cxl-memory-compute-express-link-complete-guide/
• Wikipedia「Compute Express Link」: https://ja.wikipedia.org/wiki/Compute_Express_Link
• techfrontier.jp「CXLとは — メモリを共有・拡張するデータセンター向け新規格」: https://techfrontier.jp/jp/guide/cxl-toha.html

CXLの基礎——Type 1/2/3と3つのプロトコル、世代比較

CXLとは「PCIeの上に乗ったメモリバス」

CXL（Compute Express Link）は、CPU・アクセラレータ・メモリデバイスを低遅延・キャッシュコヒーレントに接続するオープン標準規格です。最大の特徴は、PCIe（Gen 5以降）の物理層をそのまま流用し、その上にメモリアクセス用のプロトコルを追加した点にあります。「PCIeの上に乗ったメモリバス」と表現される所以です。

この設計により、OSやアプリケーションからはCXLメモリが通常のDRAMと同じアドレス空間に見えます。つまり malloc() でそのまま割り当て可能で、アプリケーションを書き換える必要はありません（性能特性はDRAMと異なりますが、詳細は後述します）。

Intelが主導して策定し、CXL Consortiumは2019年に設立されました（Alibaba, Cisco, Dell EMC, Meta, Google, HPE, Huawei, Intel, Microsoftらが参加。後にAMD・NVIDIA・Samsung・Xilinxも創設メンバーに加わり、ARM・Micron・SK hynixなど多数が参加）。競合規格だったGen-Zの仕様・資産は2021年11月にCXLへ移管され、業界標準として統一されています。

3つのプロトコル——CXL.io / CXL.cache / CXL.mem

CXLは用途に応じて3つのプロトコルを使い分けます。

メモリプーリングで中心的な役割を果たすのは CXL.mem です。CPUから見てデバイス側のメモリをあたかも自前のDRAMのように読み書きできるようにします。

デバイスタイプ——Type 1/2/3

CXLデバイスは搭載プロトコルの組み合わせで3種類に分類されます。

メモリプーリングの文脈で押さえるべきは Type 3 です。CXLメモリモジュール（CMM）と呼ばれる専用デバイスが、拡張・プーリングの両方を担います。

世代比較——CXL 1.0から4.0への進化

CXLの世代が進むにつれ、「1台のサーバーのメモリを増やす」から「データセンター全体でメモリを共有する」へと、できることが広がってきました。

ポイントをまとめると：

• CXL 2.0（2020年） でスイッチングが導入され、1つのメモリプールを複数ホストで動的共有できる「プーリング」が実現
• CXL 3.0（2022年） ではマルチレベルスイッチング（multi-hop fabric）により、複数サーバー・ラックをまたぐ「ファブリック」構成へ拡張。ベースがPCIe 6.0になり帯域も約2倍
• CXL 4.0（2025年） ではPCIe 7.0系をベースに帯域がさらに倍増する方向です

次のセクションでは、CXL 2.0/3.0で実現された「プーリング」と「ファブリック」の仕組みを図解します。

出典

• semi-connect.net「CXLメモリ完全解説2026──仕組み・HBM/DDR5との役割分担」: https://semi-connect.net/cxl-memory-compute-express-link-complete-guide/
• Wikipedia「Compute Express Link」: https://ja.wikipedia.org/wiki/Compute_Express_Link
• techfrontier.jp「CXLとは — メモリを共有・拡張するデータセンター向け新規規格」: https://techfrontier.jp/jp/guide/cxl-toha.html
• CXL Consortium: https://computeexpresslink.org/

メモリプーリングの仕組み——図解で理解するスイッチングとファブリック

従来構成の問題——メモリがサーバーごとに「孤立」している

従来のデータセンターでは、各サーバーが自前のDRAMを搭載し、それは他のサーバーと共有できません。このため、あるサーバーではメモリが遊んでいるのに、別のサーバーはメモリ不足に陥る、という非効率が常態化していました。市場分析では、従来構成におけるDRAMの利用率は50〜60%にとどまると指摘されています。

CXLスイッチング——1つのプールを複数サーバーで動的共有

CXL 2.0で導入されたスイッチングにより、複数のホスト（サーバー）がCXLスイッチ経由で1つのCXL Type 3メモリプールに接続できるようになりました。遊んでいるメモリ容量を別サーバーへ貸し出せる、いわば「メモリの仮想化・共有化」です。

従来構成とCXLプール構成の違いを図で見てみましょう。

graph TB
    subgraph 従来構成[従来構成: メモリがサーバーごとに孤立]
        S1[サーバー A<br/>DRAM 512GB<br/>利用率 40%]
        S2[サーバー B<br/>DRAM 512GB<br/>利用率 90%]
        S3[サーバー C<br/>DRAM 512GB<br/>利用率 55%]
    end

    subgraph CXLプール構成[CXL 2.0 プール構成: メモリを動的共有]
        H1[ホスト A] --- SW[CXLスイッチ]
        H2[ホスト B] --- SW
        H3[ホスト C] --- SW
        SW --- POOL[CXL Type 3<br/>メモリプール<br/>例: 2TB]
    end

    従来構成 -.->|スイッチングで統合| CXLプール構成

従来構成では、サーバーBがメモリ不足でもサーバーAの余っている容量は使えません。CXLプール構成では、スイッチが各ホストに必要な分だけメモリを動的に割り当てます。負荷の偏りがあってもプール全体では無駄が減り、市場分析ではDRAM利用率が50〜60%から85%超へ改善する可能性が指摘されています。

割り当てはソフトウェアで制御され、ワークロードの変動に応じて再構成できます。「このサーバー群は昼間は推論、夜間はバッチ学習に使う」といった運用でも、メモリを付け替えずに配分を変えられるのです。

CXL 3.0ファブリック——ラックをまたぐマルチレベルスイッチング

CXL 3.0ではマルチレベルスイッチング（multi-hop fabric）が可能になりました。複数のCXLスイッチを階層接続できるため、1ラック内の共有を超えて、ラックをまたいだデータセンター規模のメモリファブリックを構築できます。

graph TB
    subgraph ラック1
        HA1[ホスト群 A] --- SW1[CXLスイッチ 1]
    end
    subgraph ラック2
        HA2[ホスト群 B] --- SW2[CXLスイッチ 2]
    end
    subgraph ラック3
        HA3[ホスト群 C] --- SW3[CXLスイッチ 3]
    end

    SW1 --- CORE[上位スイッチ<br/>ファブリック backbone]
    SW2 --- CORE
    SW3 --- CORE
    CORE --- POOLS[大規模CXLメモリプール群<br/>TB級]

    style CORE fill:#e1f5ff
    style POOLS fill:#fff3e0

各ラックのCXLスイッチが上位スイッチへ接続され、ラックを横断するメモリファブリックが形成されます。これにより「どのサーバーからでも共通のメモリプールへアクセスできる」構成が仕様上可能になり、AIクラスタ全体でメモリを一元管理できるようになります。

なお、2026年時点ではCXL 2.0ベースのスイッチング構成が量産普及段階であり、CXL 3.0ファブリックの実装は2027年見込みです（詳細はケーススタディのセクションで扱います）。

なぜこれが「メモリの壁」を壊すのか

プーリングの効果を整理すると：

1. 容量の壁 — サーバーのDIMMスロット制約を超えて、プール側でTB級の容量を用意できる
2. 利用率の壁 — 50〜60%だったDRAM利用率が85%超へ改善する可能性があり、遊んでいるメモリへの投資を削減できる
3. 柔軟性の壁 — ハードウェアの付け替えなしに、ソフトウェアでメモリ配分をワークロードに合わせて変更できる

つまりCXLは、HBMを増やすでもDDR5スロットを増やすでもない「第3のアプローチ」でメモリの壁に挑むわけです。では、実際にDDR5やHBMと比べた性能・コストはどうなのか。次のセクションで定量比較します。

出典

• semi-connect.net「CXLメモリ完全解説2026──仕組み・HBM/DDR5との役割分担」: https://semi-connect.net/cxl-memory-compute-express-link-complete-guide/
• techfrontier.jp「CXLとは — メモリを共有・拡張するデータセンター向け新規格」: https://techfrontier.jp/jp/guide/cxl-toha.html
• Wikipedia「Compute Express Link」: https://ja.wikipedia.org/wiki/Compute_Express_Link

DDR5・HBM・CXLメモリ比較表——どの層に何を置くべきか

ここまでCXLの仕組みを見てきましたが、実際にシステムを設計するうえで知りたいのは「じゃあ、どのメモリに何を置けばいいのか」でしょう。ここではHBM・DDR5・CXLメモリの3種類を定量データで比較し、AIワークロードを3層に振り分ける考え方を解説します。

3種類のメモリを比較すると

まずは基本スペックの比較表です（数値はsemi-connect.netの定量データに基づく目安です）。

この表から読み取れるのは、3つのメモリがそれぞれまったく別の役割を持っているということです。

• HBM：帯域は圧倒的（DDR5の約12倍）だが、1スタック36〜64GBと容量が限られ、GB単価も$40〜80/GBと桁違いに高い。大量に積むのは経済的に現実的ではありません。
• DDR5：遅延80nsと最速で、GB単価も$5〜10/GBと安価。ただしマザーボードのDIMMスロット（4〜8本）で容量が物理的に頭打ちになります。
• CXLメモリ：帯域はDDR5と同等かやや低く、遅延はDDR5の約2倍（150〜250ns）。その代わり、1モジュール128GB〜2TB以上で、スロット数の制約を受けずに容量を伸ばせます。GB単価は$5〜12/GBとDDR5並み。

大事な注意点：CXLは「HBMの代替」ではない

ここで誤解されやすい点を先に断っておきます。CXLメモリの遅延がDDR5の約2倍であるのは、PCIeリンクを経由する構造的な制約であり、世代が進んでも根本的には変わりません。つまりCXLをホットなデータ（アクティブな推論テンソルなど）に使うと性能が足を引っ張ります。

CXLが担うのは「第3のメモリ層」——容量と柔軟性で勝負する層、です。

3層メモリアーキテクチャ：HBM → DDR5 → CXL

AI推論ワークロードでは、データの「温度」に応じて3層に振り分ける設計が有効です。

なぜKVキャッシュ（Key-Value Cache）がCXLと相性が良いのか。コンテキストの後半ではKVキャッシュの更新頻度が下がるため、遅延の大きいCXL側にオフロードしても実用上の性能劣化が小さいのです。コンテキスト長1Mトークン超で数十〜数百GBに肥大するKVキャッシュを、高価なHBMに積まずにCXLで賄える——これが「メモリの壁」を壊す具体的な絵姿です。

データの流れをMermaid図にまとめると次のようになります。

flowchart TD
    subgraph GPU["GPU / アクセラレータ"]
        HBM["第1層: HBM<br/>〜1,200 GB/s / 36-64GB<br/>推論テンソル・アテンション"]
    end
    subgraph Host["ホストCPU"]
        DDR["第2層: DDR5<br/>〜100 GB/s / 32-256GB<br/>重みの待機・短いKVキャッシュ"]
    end
    subgraph CXL["CXL Type 3 プール"]
        CMM["第3層: CXLメモリ<br/>50-100 GB/s / 128GB-2TB+<br/>長大KVキャッシュ・埋め込み"]
    end
    HBM -- "ホットデータ" --> DDR
    DDR -- "コールド化したKVキャッシュ" --> CMM

まとめ：適材適所の判断軸

どの層に何を置くかの判断軸はシンプルです。

1. 帯域が命のデータ（アクティブなテンソル）→ HBM
2. 遅延が命のデータ（頻繁に参照する重み・短いKVキャッシュ）→ DDR5
3. 容量が命のデータ（長大なKVキャッシュ、埋め込みテーブル、オフロード先）→ CXLメモリ

次のセクションでは、この3層構成を実際に導入するための具体的なステップを見ていきます。

出典

• semi-connect.net「CXLメモリ完全解説2026──仕組み・HBM/DDR5との役割分担」: https://semi-connect.net/cxl-memory-compute-express-link-complete-guide/
• techfrontier.jp「CXLとは — メモリを共有・拡張するデータセンター向け新規格」: https://techfrontier.jp/jp/guide/cxl-toha.html

実践・導入ステップ——CXLメモリ拡張を始めるには

「理屈はわかった。じゃあ実際にどう始めればいいのか？」——このセクションでは、CXLメモリ拡張を最小構成で始め、プーリングまで発展させるステップを解説します。

導入の全体フロー

まず全体像です。CXL導入は「拡張から始めてプーリングへ」が鉄則です。

flowchart LR
    S1["Step 1<br/>プラットフォーム確認"] --> S2["Step 2<br/>ユースケース選定"]
    S2 --> S3["Step 3<br/>デバイス選定"]
    S3 --> S4["Step 4<br/>ソフトウェア設計"]
    S4 --> S5["Step 5<br/>PoC→本番"]

Step 1: CPU／プラットフォームの確認

CXLはCPU側の対応が前提条件です。まず手持ち（または調達予定）のサーバーが対応しているかを確認しましょう。

• Intel：Sapphire Rapids世代以降（2021年発表）がCXL対応
• AMD：Zen 4世代のEPYC Genoa／BergamoがCXL 1.1対応

注意点として、CXL 2.0のスイッチング（プーリング）を活かすには、CXL 2.0対応プラットフォームとスイッチが必要です。CXL 1.1対応のCPUでは単純なメモリ拡張（1対1接続）にとどまります。

Step 2: ユースケースの選定——「メモリ拡張」から着手する

いきなりプーリングではなく、まずは単一サーバーのメモリ拡張から始めるのが現実的です。理由は遅延特性にあります。

前セクションで見たとおり、CXLメモリの遅延はDDR5の約2倍（150〜250ns）です。したがって「遅延を気にしないデータ」からCXLに置くのが最初の一歩に適しています。

Step 3: デバイスの選定

2026年時点で入手可能な主要なCXLメモリデバイスは次のとおりです。

選定のポイントは、DIMM形状かAIC（PCIeカード）形状か、そして搭載DRAMの種類（DDR5かLPDDR5Xか）です。既存サーバーの空きスロット構成に合わせて選びましょう。

Step 4: ソフトウェアの設計

ハードウェアより難しいのが実はソフトウェア側です。

• Linux tiered memory：OSレベルの階層メモリ管理は整備が進んできました。CXLメモリを遅延の大きいNUMAノードとして扱い、ホット/コールドでページを移動させる設計です
• データ配置の設計：前セクションの3層の切り分け（HBM / DDR5 / CXL）を、アプリケーション側の配置ポリシーとして実装します
• NUMA管理：CXLメモリはNUMAノードとして見えるため、numactl等でプロセスの配置を制御します

注意点として、配置最適化ミドルウェアはまだ発展途上の領域です。自前でオフロード戦略を設計する前提でリソースを確保しておきましょう。

Step 5: PoC → 本番導入

最後に、検証から本番への移行です。

PoC（概念実証）のチェックリスト：

• [ ] 対象ワークロードのメモリアクセス特性（ホット/コールド比率）をプロファイリングした
• [ ] CXLメモリに置くデータを「遅延を気にしないデータ」に限定した
• [ ] DDR5のみの構成とCXL拡張構成でベンチマークを比較した
• [ ] 障害時の挙動（CXLデバイス切り離し時の挙動）を確認した

本番導入時のチェックリスト:

• [ ] 同一ベンダー構成で組んでいる（相互運用性のリスク回避）
• [ ] プーリングに拡張する場合、CXL 2.0スイッチと対応プラットフォームを揃えた
• [ ] tiered memoryのチューニング・監視体制を用意した

特に関わるのが相互運用性の課題です。CXL 3.0ファブリックは仕様上は定義済みですが、ベンダー間の相互運用テストがまだ不足しており、2026年時点では同一ベンダー内での本格動作が多いのが実情です。異なるベンダーの機器を混在させる構成は、十分な検証の後にとるべきでしょう。

導入ステップ全体のまとめ

flowchart TD
    A["既存サーバー確認<br/>Intel SPR / AMD Genoa以降?"] -->|No| B["プラットフォーム刷新から"]
    A -->|Yes| C["遅延鈍感データの洗い出し<br/>KVキャッシュ退避・埋め込み等"]
    C --> D["デバイス選定<br/>CMM-D / AIC / CZ122等"]
    D --> E["Linux tiered memory<br/>NUMA設計"]
    E --> F["PoC: DDR5単独と比較ベンチ"]
    F --> G["本番: 同一ベンダー構成で開始"]
    G --> H["将来: スイッチングで<br/>プーリングへ拡張"]

出典

• semi-connect.net「CXLメモリ完全解説2026──仕組み・HBM/DDR5との役割分担」: https://semi-connect.net/cxl-memory-compute-express-link-complete-guide/
• Wikipedia「Compute Express Link」: https://ja.wikipedia.org/wiki/Compute_Express_Link
• techfrontier.jp「CXLとは — メモリを共有・拡張するデータセンター向け新規規格」: https://techfrontier.jp/jp/guide/cxl-toha.html

ケーススタディ・現在地——メモリ3社の競争と2026年のロードマップ

CXLメモリ市場は今、DRAM 3大ベンダー（Samsung・SK hynix・Micron）がしのぎを削る段階に入っています。このセクションでは各社の製品戦略と、2026年以降のロードマップを整理します。

メモリ3社の製品戦略比較

3社はそれぞれ異なるアプローチでCXLメモリ市場に参入しています。

各社の違いを一言でまとめると、Samsungは「DIMMで既存構成に馴染む拡張」、SK hynixは「AICで大容量を狙う」、Micronは「LPDDR5Xで省電力を狙う」という棲み分けが見て取れます。

先駆けとしてのSamsung

Samsungはこの分野のパイオニアです。2021年5月に128GB DDR5ベースのCXLメモリモジュールを世界初として発表し、2022年5月には512GB版を発表。CMM-Dシリーズとして128GB〜1TBのDIMM形状製品を展開し、CMM-HではHBMを統合したCXL 2.0対応製品も投入しています。

コントローラ市場も動く：Marvell LMXT

完成品メモリだけでなく、CXLコントローラの層でも競争が起きています。MarvellのLMXT CXLコントローラはCXL 2.0/3.0に対応し、サードパーティのDRAMをCXL化できます。これはつまり、サーバーベンダーやOEMが自前のDRAM調達力を活かしてCXLメモリ製品を作れるようになるということです。

2026年の現在地と今後のロードマップ

2026年時点での市場状況と今後の見通しを整理します。

timeline
    title CXLメモリ普及ロードマップ
    2026年 : CXL 2.0量産品が本格普及<br/>主要クラウドで採用開始
    2027年 : CXL 3.0ファブリック実装の見通し<br/>ラックまたぎのプーリング実用化
    2030年頃 : CXL 4.0（PCIe 7.0系）<br/>帯域256GB/s超の方向

各段階のポイントです。

2026年——CXL 2.0普及の元年：CXL 2.0対応の量産品が本格的に普及し、主要クラウドでの採用が始まっています。この段階での中心は単一サーバーのメモリ拡張と、限定的なプーリングです。

2027年——CXL 3.0ファブリックの実装見込み：CXL 3.0によるマルチレベルスイッチング（multi-hop fabric）で、複数サーバー・ラックをまたぐメモリプールの実用化が見込まれます。DRAM利用率を従来の50〜60%から85%超へ改善するという市場分析が現実になるかどうかは、この段階が勝負です。

2030年頃——CXL 4.0へ：PCIe 7.0系をベースに帯域倍増（256GB/s超の方向）が図られます。遅延の構造的制約は残るものの、帯域のボトルネックが緩和されることで、CXL層に置けるワークロードの範囲がさらに広がる見込みです。

残る課題——3つの壁

普及に向けて、2026年時点でも3つの課題が残っています。

1. 遅延：DDR5の約2倍（150〜250ns）。PCIeリンク経由の構造的制約であり、3層アーキテクチャでの適材適所が前提になる
2. ソフトウェア成熟度：Linuxのtiered memory管理は整備が進んだが、配置最適化ミドルウェアは発展途上
3. 相互運用性：CXL 3.0ファブリックは仕様上定義済みだが、ベンダー間相互運用テストが不足。同一ベンダー内での本格動作が多い

まとめ——競争が加速する理由

メモリ3社がCXLに注力する理由は明白です。AIデータセンターの「メモリの壁」——HBMの高価さとDDR5の容量限界——に対して、第3のメモリ層という新市場が生まれつつあるからです。2026年はCXL 2.0普及の始まりの年であり、2027年のファブリック実装に向けた足場固めの年でもあります。

出典

• semi-connect.net「CXLメモリ完全解説2026──仕組み・HBM/DDR5との役割分担」: https://semi-connect.net/cxl-memory-compute-express-link-complete-guide/
• Wikipedia「Compute Express Link」: https://ja.wikipedia.org/wiki/Compute_Express_Link
• techfrontier.jp「CXLとは — メモリを共有・拡張するデータセンター向け新規規格」: https://techfrontier.jp/jp/guide/cxl-toha.html

よくある質問

CXLメモリプーリングとは何ですか？

CXL（Compute Express Link）メモリプーリングとは、CXL Type 3デバイスで構成したメモリプールを、スイッチ経由で複数のサーバーが動的に共有する仕組みです。従来はサーバーごとに搭載したDRAMが孤立して遊びがちでしたが、プーリングにより利用率を50〜60%から85%超へ引き上げられるとする市場分析があります（techfrontier.jp）。詳細は「メモリプーリングの仕組み」をご覧ください。

CXLメモリプーリングはどのように動作しますか？

CXL 2.0で導入されたスイッチング機能により、複数ホストとCXLメモリデバイスの間をCXLスイッチで接続します。OSやアプリケーションからは通常のDRAMと同じアドレス空間に見えるため、malloc()でそのまま割り当て可能です（semi-connect.net）。CXL 3.0ではマルチレベルスイッチングによりラックをまたぐ構成も可能になります。

CXLメモリはDDR5やHBMの代替になりますか？

なりません。CXL Type 3の遅延は150〜250nsとDDR5（約80ns）の約2倍あり、帯域も50〜100GB/s程度です。CXLはHBM（ホット）→DDR5（ウォーム）→CXL（コールド）という3層構造の「第3のメモリ層」として、長大なKVキャッシュや埋め込みテーブルなど遅延を気にしないデータの置き場所に適します。比較の詳細は「DDR5・HBM・CXLメモリ比較表」を参照してください。

CXLメモリの遅延はなぜ大きいのですか？どんな用途に向きますか？

CPUからCXLメモリへのアクセスはPCIeリンクとCXLスイッチを経由するため、DDR5の直接接続に比べて遅延が150〜250nsと約2倍になります。これは構造的な制約です。そのため、アクセス頻度の低いコールドデータ、コンテキスト後半のKVキャッシュ（更新頻度が下がる）、埋め込みテーブルのオフロード先などに向いています（semi-connect.net）。

CXLメモリ拡張はどのように始めればよいですか？

まずCPU/プラットフォームがCXL対応か（Intel Sapphire Rapids、AMD EPYC Genoa/Bergamo以降）を確認し、単体サーバーのメモリ拡張から着手するのがおすすめです。デバイスはSamsung CMM-DやSK hynix AIC、Micron CZ122などが候補です。Linuxのtiered memory設定でデータ配置を設計し、同一ベンダー構成でPoCを始めましょう。手順の詳細は「実践・導入ステップ」をご覧ください。

まとめ——「メモリの壁」の先にある柔軟なデータセンター

AIワークロードの爆発により、サーバーはDRAMの容量頭打ちとHBMの高コストという「メモリの壁」に突き当たっています。LLM推論ではコンテキスト長1Mトークン超でKVキャッシュが数十〜数百GBに肥大し、NVIDIA B200のHBM 192GBでもLlama 3 70Bの重み約140GBを載せれば余裕は限られます。

本記事で見てきたとおり、CXLはこの壁を壊す現実的な答えです。

• 容量と柔軟性：CXL Type 3はモジュールあたり128GB〜2TB以上、ファブリック構成でスケールは事実上無制限。DDR5のDIMMスロット制約を超えます
• プーリングによる利用率向上：CXL 2.0スイッチングでDRAM利用率を従来の50〜60%から85%超へ改善できるとする市場分析があり、遊んでいるメモリの削減はそのままTCO削減につながります
• 第3のメモリ層：遅延150〜250nsはDDR5の約2倍ですが、コールドなKVキャッシュや埋め込みテーブルとは好相性。HBM→DDR5→CXLの3層アーキテクチャが適材適所の基本です
• 着実な普及フェーズ：2026年時点でCXL 2.0量産品が本格普及し主要クラウドでの採用が始まっています。CXL 3.0ファブリック/TB級プールの実用化は2027年、CXL 4.0（PCIe 7.0系、256GB/s超）へとロードマップが続きます

もちろん課題は残ります。遅延の構造的制約、発展途上の配置最適化ミドルウェア、ベンダー間の相互運用性テスト不足です。だからこそ、導入は「小さく始める」が正解です。

読者への次のアクション：

1. 手元のサーバーのCPU/プラットフォームがCXL対応か確認する（Intel Sapphire Rapids、AMD EPYC Genoa以降）
2. 遅延を気にしないデータ（コールドKVキャッシュ、埋め込みテーブル）から単体サーバーのメモリ拡張として試す
3. 効果を確認したら、同一ベンダー構成でプーリングPoCへ進める

「メモリの壁」は、CPUとメモリを柔軟につなぎ直せるデータセンターの時代へと、着実に壊されつつあります。

参考文献

• semi-connect.net「CXLメモリ完全解説2026──仕組み・HBM/DDR5との役割分担」
• Wikipedia「Compute Express Link」
• techfrontier.jp「CXLとは — メモリを共有・拡張するデータセンター向け新規規格」
• techshift.jp「CXLインターコネクトとは？次世代データセンターの根幹技術」
• note.com（semicontimes）「CXL（Compute Express Link）とは？」
• semirai.com「CXL（Compute Express Link）とは」
• 株式会社計測技術研究所「CXLって、そもそもナニ？」
• CXL Consortium（一次情報）
• Penguin Solutions「CXL Memory 101」

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